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[IT뉴스]삼성 HBM4 자신감의 근원 '1c D램'…다음 목표는 수율 개선

온카뱅크관리자

2026-02-27 14:47:30

<div id="layerTranslateNotice" style="display:none;"></div> [이슈진단+] 삼성 vs SK HBM 패권 경쟁 ① 
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 (지디넷코리아=장경윤 기자)차세대 고대역폭메모리 HBM4 시장을 놓고 삼성전자와 SK하이닉스 간 주도권 경쟁이 치열합니다. AI 시대의 핵심 인프라로 성장한 HBM4는 글로벌 메모리 1위 자리를 놓고 벌이는 삼성과 SK의 자존심이 걸린 한판 승부이자 대한민국 경제의 미래이기도 합니다. HBM4 시장을 기점으로 차세대 메모리 기술은 물론 공급망까지 두 회사의 미래 AI 비전이 완전히 다른 양상으로 흘러갈 수 있기 때문입니다. 지디넷코리아가 창과 방패의 싸움에 비유되는 삼성과 SK 간 치밀한 AI 메모리 전략을 4회에 걸쳐 진단해 봅니다. (편집자주)
 삼성전자가 AI 산업 인프라의 핵심 메모리인 6세대 HBM4(고대역폭메모리) 시장 경쟁에서 강한 자신감을 내보이고 있다. HBM의 핵심 기술요소에 경쟁사 대비 진일보된 공정을 사용하면서, 최대 고객사인 엔비디아(NVIDIA)가 요구하는 최고 성능을 가장 최적으로 달성했다는 평가가 나오고 있다.
 특히 삼성전자는 코어 다이인 1c(6세대 10나노급) D램의 칩 사이즈를 키우는 결단을 내린 바 있다. 칩 사이즈가 커지면 D램 및 HBM4의 안정성을 동시에 높일 수 있다.
 반면 이 같은 결정은 웨이퍼 당 생산 가능한 칩 수량을 줄어들기 때문에 수익성 측면에서는 불리하게 작용한다. 또한 1c D램의 수율이 아직 60% 내외인 만큼, 삼성전자가 최대한 빠르게 공정 고도화에 나서야 한다는 의견도 제기된다.
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 <img alt="삼성전자가 최근 양산 출하를 발표한 HBM4(사진=삼성전자)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202602/27/ZDNetKorea/20260227144435636wljs.jpg" data-org-width="639" dmcf-mid="bpVoB7oMjr" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202602/27/ZDNetKorea/20260227144435636wljs.jpg" width="658">
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 삼성전자가 최근 양산 출하를 발표한 HBM4(사진=삼성전자)
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 27일 업계에 따르면 삼성전자는 최근 엔비디아향 HBM4 선제 양산 출하와 더불어 1c D램 수율 고도화에 집중하고 있다.
 HBM4는 올해 본격적인 상용화가 예상되는 차세대 HBM이다. 엔비디아의 최신형 AI 가속기인 '루빈' 칩에 본격 채용되며, 이전 세대 대비 데이터 전송 통로인 I/O(입출력단자) 수가 2배 증가한 2048개로 성능을 크게 높였다.
 특히 엔비디아는 메모리 공급사에 HBM4에 요구되는 성능 기준을 꾸준히 높일 것을 요청해 왔다. 당초 국제반도체표준화기구(JEDEC)의 HBM4 성능 표준은 8Gbps 급이었으나, 최근 메모리 공급사는 이를 11.7Gbps까지 높여 엔비디아와 테스트를 진행한 바 있다.
 삼성 HBM4 자신감의 근원 1c D램…"칩 사이즈 키워 안정화"
 아직 정식 퀄테스트 일정이 최종적으로 완료된 것은 아니지만, 삼성전자는 내부적으로 HBM4 상용화에 강한 자신감을 보이고 있다. 지난 12일 HBM4 양산 출하식을 선제적으로 진행한 것이 대표적인 예시다.
 당시 삼성전자는 "HBM4 개발 착수 단계부터 JEDEC 기준을 상회하는 성능 목표를 설정했다"며 "재설계 없이 양산 초기부터 안정적인 수율과 업계 최고 수준의 성능을 확보했다"고 강조했다.
 이같은 자신감의 근간은 HBM4에 적용된 최선단 공정이다. 삼성전자는 HBM4 코어 다이에 경쟁사 대비 한 세대 앞선 1c D램을 채용했다. 또한 HBM의 컨트롤러 역할을 담당하는 베이스(로직) 다이를 자사 파운드리의 4나노미터(nm) 공정으로 양산했다. TSMC의 12나노 공정을 적용한 SK하이닉스 대비 상당히 미세화된 공정이다.
 당초 업계는 삼성전자의 이같은 기술 승부수에 적잖은 우려를 나타냈다. HBM3E와 동일한 코어 다이(1b D램)를 HBM4에 탑재한 SK하이닉스·마이크론 대비, 수율 측면에서 안정성이 크게 떨어질 수 있어서다. 실제로 삼성전자는 1c D램 개발 초기 단계에서 수율 저조로 문제를 겪은 바 있다.
 삼성전자의 돌파구는 1c D램의 '칩 사이즈 확대'였다. 삼성전자는 지난 2024년 말께 1c D램의 설계 일부를 수정하기로 결정했다. 핵심 회로의 선폭은 유지하되, 주변부 회로의 선폭 기준은 일부 완화해 양산 난이도를 낮춘 것이 주 골자다.
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 삼성전자가 최근 양산 출하를 발표한 HBM4(사진=삼성전자)
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 삼성전자 안팎의 이야기를 종합하면, 1c D램 사이즈 확대는 크게 두 가지 효과를 거뒀다. 먼저 1c D램의 수율 향상이다. 주변부 회로의 구현이 이전 대비 수월해지면서, 삼성전자의 1c D램 수율은 비교적 견조한 속도로 개선되고 있다. 업계가 추산하는 삼성전자의 HBM4용 1c D램 수율은 이달 기준 50~60%대다.
 또한 칩 사이즈 확대로 HBM 제조에 필수적인 TSV(실리콘관통전극) 공정에서 안정성을 확보했다는 평가다. HBM4는 이전 대비 I/O 수가 늘어나면서 D램에 TSV 홀(구멍)을 더 많이 뚫어야 한다. 삼성전자 1c D램은 가용 면적이 넓어 TSV를 비교적 여유롭게 배치할 수 있는데, 이 경우 TSV 밀도를 완화해 열 관리와 신뢰성 확보에 용이하다.
 반도체 업계 관계자는 "삼성전자가 HBM4의 적기 상용화를 위해 1c D램 칩 사이즈 확대 등 여러 안전 장치를 마련해 온 것으로 안다"며 "덕분에 내부적으로도, 고객사 기준으로도 HBM4에 대한 평가가 좋은 상황"이라고 설명했다.
 수익성 측면은 다소 불리…수율 고도화 필요
 다만 삼성전자 HBM4의 수익성이 경쟁사 대비 부족하다는 평가도 나온다. 통상 D램 공정이 고도화되면 칩 사이즈가 줄어들어, 동일한 웨이퍼에서 생산량이 더 많아진다. 그러나 삼성전자의 HBM4용 1c D램은 당초 계획 대비 칩 사이즈가 커져 수익성 측면에서 불리하다.
 수율 역시 현재 기준으로는 HBM3E와 동일한 코어 다이를 활용하는 경쟁사 대비 낮을 수 밖에 없다. 여기에 각 D램을 쌓고 연결하는 패키징(TC-NCF; 열압착-비전도성 접착 필름)공정 적용 시 수율은 구조적으로 낮아지게 된다.
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 <img alt="삼성전자의 HBM(노란색) 및 범용 D램(파란색) 수익률 전망(자료=맥쿼리)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202602/27/ZDNetKorea/20260227144438190ofse.png" data-org-width="639" dmcf-mid="9hE4XY4qcD" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202602/27/ZDNetKorea/20260227144438190ofse.png" width="658">
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 삼성전자의 HBM(노란색) 및 범용 D램(파란색) 수익률 전망(자료=맥쿼리)
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 삼성전자가 HBM4에 적용한 4나노 공정의 가격도 TSMC 12나노 공정 대비 단가가 비싸다. 업계 관계자는 "삼성전자 HBM4에 적용된 코어 다이 및 베이스 다이의 원가 모두 경쟁사보다는 높기 때문에, 빠르게 수율을 높이는 것이 관건"이라고 말했다.
 맥쿼리 증권도 최근 리포트를 통해 "삼성전자의 HBM 영업이익률은 낸드보다 낮은 50% 미만으로, 불리한 거래 조건과 낮은 생산 수율, 작은 생산규모로 인한 것"이라며 "추가적인 가격 인상과 수율, 규모 개선을 통해 HBM 마진을 높일 필요가 있다"고 평가했다.
 장경윤 기자(jkyoon@zdnet.co.kr)
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